کنترل و کاهش جریان نشتی در مدارهای دیجیتال cmos با تکنولوژی dsm بمنظور کاهش مصرف توان

عملکرد منطقی پر سرعت با مصرف توان پایین عنصر کلیدی انواع میکروپروسسورها، ابرکامپیوترها، ارتباطات دوربرد و پردازش سیگنال‏های دیجیتال است. از آنجاییکه مدارات دینامیک در مقایسه با مدارات cmos استاتیک مرسوم دارای سرعت سوئیچینگ بالاتری بوده و مساحت کمتری را مصرف می‏نمایند، کاربرد وسیعی در مدارات vlsi پیدا کرده‏اند. جهت دستیابی به سرعت عملکردی بالای مدار با توان مصرفی پایین، از میان ساختارهای مختلف دینامیک ساختار anl که با داشتن طبقه latch در هر سلول خود آماده خط‏لوله‏ای شدن است، مناسب‏ترین گزینه است. اما ساختارهای مختلف anl بدلیل مشکل race problem دارای glitch در سیگنال خروجی هستند. در این پایان‏نامه دو ساختار با نام‏های tpanl و tpsanl ارائه شده ‏است که با استفاده از کلاک دو فاز غیر همپوشان قادر به حذف glitch خروجی هستند. بهبود سرعت عملکردی در ساختار tpanl بدلیل کاهش ظرفیت خازنی گره‏ ارزیابی مدار است و این ساختار می‏تواند در هر دو ناحیه وارونگی شدید و زیرآستانه عملکرد صحیح با توان مصرفی کمتر نسبت به دیگر ساختارهای anl داشته باشد. ساختار پیشنهادی tpsanl نیز در ناحیه زیرآستانه می‏تواند باعث افزایش ماکزیمم فرکانس کاری مدار شود. علی‏رغم ساختار خط‏لوله‏ای غیرمعکوس‏کننده/معکوس‏کننده در منطق anl، هر دو منطق پیشنهادی tpanl و tpsanl بر اساس ساختار خط‏لوله‏ای غیرمعکوس‏کننده/غیرمعکوس‏کننده استوار هستند و به‏همین دلیل مشکل افت ولتاژ روی ترانزیستورهای nmos بلوک معکوس‏کننده در ناحیه زیر‏آستانه را برطرف‏ می‏نمایند. علاوه‏براین، برای پیاده‏سازی جمع‏کننده cla، یک ساختار درختی جدید پیشنهاد شده است که باعث کاهش طبقات تأخیر مورد نیاز می‏شود. در این پایان‏نامه انواع منابع مصرف توان و روش‏های کاهش آن‏ها در مدارات دیجیتال مورد بررسی قرار گرفته است. همچنین گیت‏های منطقی پایه استاتیک و ساختارهای مختلف مالتی‏پلکسر دیجیتال پرکاربرد، در نواحی عملکردی وارونگی شدید و زیرآستانه طراحی شده و از نظر جریان و توان نشتی و نیز توان مصرفی متوسط مورد مقایسه قرار گرفته‏اند.